QuartusのRTL Viewerを使ってみる

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RTL Viewer

QuartusにはRTL Viewerという機能があり、HDLで言語設計したモジュールを回路図で表示してくれるようです。

そのRTL Viewerを使ってみました。

回路図とVHDL

今回は、以下の画像の回路図で試してみました。

回路図上に2入力のAND素子と、VHDLで作成したORモジュールを配置してみました。

VHDLで作成したORモジュールのソースコードは以下です。

library	IEEE;
use IEEE.std_logic_1164.all;

entity OR_logic is
	port
	(
		IN1	: in std_logic;
		IN2	: in std_logic;
		Out2	: out  std_logic
	);
end OR_logic;


architecture rtl of OR_logic is

begin
	
	OUT2 <= IN1 or IN2;

end rtl;

回路図とHDLを併用した設計方法は、”Quartusを使って、回路図とHDLの混在でFPGAを設計する“の記事も参考にしてください。

回路図作成が完了したら、コンパイルしておきます。

RTL Viewerの実行

コンパイルが終わったら、Tools > Netlist Viewers > RTL viewerを選択します。

すると、以下のような結果が表示されました。

AND素子は、そのままANDのシンボルで表示されていました。

VHDLで作成したORのモジュールは、ただの緑の箱になっています。

ここで緑の箱の左上にある赤十字をクリックしてみると、以下の画面に代わりました。

するとVHDLで作成した緑の箱も、OR素子で表示されました!

個人的には、あまり使う機会の無い機能かもしれません。でも、回路図を見てデバッグができる方には便利な機能かもしれませんね。

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